15.06.27 実録 ソフトウェア開発者が FPGAを独習した最初の3歩@RTLを語る会(9)
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http://www.zusaar.com/event/14047005 RTLを語る会(9)でのLT資料です
15.06.27 実録 ソフトウェア開発者が FPGAを独習した最初の3歩@RTLを語る会(9)
- 2. 自己紹介(@muo_jp) ソフトウェア系 Webな人(Java, ActionScript2/3, JavaScript, PHP, MySQL)→Androidプログラマ(Java)→Android/iOSなひ と(Java, Objective-C, C++, C#) 仕事: スクールアイドル系プログラマ 好きな言語: C#
- 4. 第-2歩
- 5. 第-2歩: 暗黒の時代 サーバにFPGA統合を妄想していた-2010ぐらい 2010年にDE0を買った Hello, world!的なものから先にほぼ進まなかった 学び: VHDL流派の人々とVerilog流派の人々、入り乱れて るので両方読めないと話が始まらなさそう
- 6. 第-1歩
- 8. 第0歩
- 9. 第0歩: 型を学ぶ ARM Cortex-A9×2! ZynqでワンチップLinux on FPGA (Design Wave) – 2014/11/12 出た当初はこの本高いなぁ、Web上にある情報でなんとかならないかなぁ、と思っ ていた→諦めて買った ほんと多彩なトピックをカバーしてる。結果は http://www.muo.jp/2015/02/arm- cortex-a92-zynqlinux-on-fpga150.html に書いた(誤植多かったので別途まとめた) 学び: ツール群の扱い方がざっくりと身につかないと、他のことが頭に入ってこな い。まずはこういう本に従ってひと通りを体験するの大事(しかしISEベース...!)
- 13. 形になった ハンダが荒い
- 17. 第0.75歩
- 18. 第0.75歩: Verilogに馴染む Verilog-HDL基礎文法最速マスター を読む 「CPUの創りかた」で紹介されるIC群を作ろうというざっくり した話 わかりやすい。怖がらずにVerilogを読めるようになる HDL設計入門 - Verilog HDL キーワードを漏らさず知れる 学び: 構文的な話はWebでいいかな、という読みで大体okだっ た。実践的なVerilogの書き方についての本欲しい
- 19. 第1歩
- 21. 第2歩
- 22. 第2歩: 続 公式リソースで学 ぶ Avnetのチュートリアル(PDF)に従ってARM側にELFのバイ ナリを転送して実行する Xilinx SDKへ出した先は普通のCで嬉しい!となる。hw connect armやると本当にCPU止まるところで感動。な お、まだHDL出てこない 学び: Xilinx SDKへ出力後の叩き方は普通にCなのでとて も助かる。名前付けも参考になる。Zynq本も生きてくる
- 23. 第3歩
- 27. 第3歩: サンプルであっさり 解決 XilinxのZynq向けBSP、今のところとても素直な動きをするので 好み Xilinx SDKから普通にブレークポイント止まるしメモリダンプも 効くので、AndroidのNDKより楽 MIOのバンク(0-15, 16-53)とXGpioPsのバンク配置が違うのは 学び: ようやく「試行錯誤すればどうにかゴールへ り着ける」 感じになってきた。後はXilinxのanswersでどうにかなりそう
- 28. 目下やっていること