FPGA ve VHDL Ders - 2
- 1. FPGA Alanda Programlanabilir Kapı Dizisi Dr. Serkan ٷ鷡İ
- 2. PLD (Programmable Logic Device) ROM (read only memory) PLA (programmable logic array) PAL (programmable array logic) 2 Dr. Serkan ٷ鷡İ
- 3. FPGATarihçesi 3 1966 • PROM Programlanabilir yalnızca okunabilir bellek üretimi 1969 • PROM Ticari olarak erişilebilir duruma geldi 1971 • EPROM Silinebilir ve tekrar programlanabilir bellek üretimi gerçekleşti 1975 • PLA Programlanabilir mantık dizileri geliştirildi. 1980 • PAL Programlanabilir dizi mantığı yapısı geliştirildi. Dr. Serkan ٷ鷡İ
- 4. ROM (Read Only Memory) Yalnızca okunabilir bellek 4 Dr. Serkan ٷ鷡İ
- 5. PLA (Programmable Logic Array) - 1975 Programlanabilir Mantık Dizisi; girişleri AND kapısı karşılarken çıkışlar OR kapısıyla sonlanır. Her iki kapı türü de değiştirilebilir şekildedir. 5 Dr. Serkan ٷ鷡İ
- 6. PAL (Programmable Array Logic) - 1980 Programlanabilir Dizi Mantığı; girişleri programlanabilir bağlantılarla oluşturulmaktadır. OR kapılarının bağlı olduğu çıkışlar ise sabit bağlantılar ile oluşturulur. Devrenin daha sade olması için bir bölüm sabit bağlantı şekline dönüştürülmüştür. 6 Dr. Serkan ٷ鷡İ
- 7. CPLD (Complex PLD) - 1982 İhtiyaçlar arttığından devrelerin büyümesi gerekti. 7 Dr. Serkan ٷ鷡İ
- 8. FPGA (Field Programmable Logic Array) - 1985 CPLD’lerin devamı niteliğindedir. Yapısı: 1. CLB (Mantık Blokları): Mantıksal işlemlerin gerçekleştiği bloklar. 2. Ara bağlantılar: Mantık bloklarını birbirine bağlar. 3. G/Ç Birimleri: Giriş sinyalleri ve çıkış sinyalleri 8 Dr. Serkan ٷ鷡İ
- 9. FPGA (Field Programmable Logic Array) - 1985 CPLD’lerin devamı niteliğindedir. Yapısı: 1. CLB (Mantık Blokları): Mantıksal işlemlerin gerçekleştiği bloklar. 2. Ara bağlantılar: Mantık bloklarını birbirine bağlar. 3. G/Ç Birimleri: Giriş sinyalleri ve çıkış sinyalleri 9 Dr. Serkan ٷ鷡İ
- 10. Nexys 4 DDR • 15850 CLB • Her bir CLB’de 4 adet 6 girişli LUT ve 8 adet FF 10 Dr. Serkan ٷ鷡İ
- 11. FPGAYapısı 11 Dr. Serkan ٷ鷡İDr. Serkan ٷ鷡İ
- 12. FPGA Ara bağlantı Düğümleri 12 Dr. Serkan ٷ鷡İ
- 14. FPGA gelecek projeksiyonu Türkiye GSMH: 183 milyar dolar Türkiye Kişi Başı Milli Gelir: 9 600 dolar Grafik y sütunu: milyar dolar 14 Dr. Serkan ٷ鷡İ
- 15. FPGATasarım Akışı Sayısal devre tasarımlarının başından sonuna kadar geçireceği evrimdir. 15
- 16. FPGATasarım Akışı 16 Tasarım (VHDL veya Verilog) Simülasyon Sentezleme Lojik Elemanlar (NETLISTS) Ölçekleme (Mapping) Yerleştirme (Place) Yönlendirme (Route) Program (Bitstream) Dr. Serkan ٷ鷡İ
- 17. Adım-1)Tasarım (VHDL veyaVerilog) Düşünülen veya projelendirilen sayısal tasarımın kodlanması aşamasıdır. 17 Dr. Serkan ٷ鷡İ
- 18. Adım-2) Benzetim (Test Aşaması) Yapılan tasarımın planlandığı şekilde çalışıp çalışmadığı bu ekranda kontrol edilir. 18 Dr. Serkan ٷ鷡İ
- 19. Adım-3) Sentezleme (Synthesis) Kodun mantıksal karşılığının oluşturulduğu şemadır. 19 Dr. Serkan ٷ鷡İ
- 20. Adım-4) Planlama, Ölçekleme (Mapping) Sentez sonucu oluşan şemadaki elemanların kart üzerindeki mantıksal bloklara (CLB) yerleşim planlamasının yapılmasıdır. 20 Dr. Serkan ٷ鷡İ
- 21. Adım-5)Yerleştirme (Placing) Planlama neticesi pozitif olduğunda devreye giren aşamadır. RTL şema ile elde edilen mantıksal elemanlar FPGA kartındaki ilgili mantıksal bloklara (CLB) yerleştirilir. 21 Dr. Serkan ٷ鷡İ
- 22. Adım-6)Yönlendirme (Routing) Yerleştirme işleminden sonra FPGA kartında kullanılan mantıksal blokların (CLB) ve giriş/çıkış pinlerinin bağlandığı aşamadır. 22 Dr. Serkan ٷ鷡İ
- 23. Bölüm Sonu 23