�ݺ�ߣ

FPGA
Alanda Programlanabilir Kapı Dizisi
Dr. Serkan DERELİ
dereli@subu.edu.tr

VHDL (Very High Definition Language)
• VHSIC (Very High-Speed Integrated Circuit) ifadesinden dönüştürülmüştür.
• Donanım tasarımı yapmak için kullanılır.
• İlk olarak USA Savunma Bakanlığınca kullanıldı. Sonradan IEEE enstitüsüne
devredildi.
• İlk olarak 1987 yılındı standartlaştı.
• Son olarak 1993 yılında güncelleşti. Hali hazırda kullanılan kodlar bu sürüme
aittir.
2
Dr. Serkan DERELİ (dereli@subu.edu.tr)

VHDLTasarım Seviyeleri
DAVRANIŞSAL SEVİYE
-VHDL veyaVerilog gibi kodlama dilleri
kullanılır.
- Zamansal süreçler kullanılmaz ve bu
nedenle geneli sentezlenemez.
-Yapılan tasarımın fonksiyonel davranışı
belirlenir.
- Sinyal geçişleri asenkrondur
3
Dr. Serkan DERELİ

RTL (Register Transfer Level) Seviyesi
-Toplayıcı ve karşılaştırıcı gibi
fonksiyonel birimlerle beraber
depolama ve veri seçici (çoklayıcı)
birimleri barındırır.
- Ortak bir saat sinyali kullanılır.
- Sinyal gecikmeleri ve anlık atlamalar
sistemin çalışmasını etkilemez.
4
Dr. Serkan DERELİ

Mantık Seviyesi
Mantık kapılarının ve flip flop gibi
depolama elemanlarının kullanıldığı
tasarım seviyesidir.
5
Dr. Serkan DERELİ

Donanım (FPGA) Seviyesi
En alt seviye tasarım modelidir.
Yapılan tasarımlar donanımın mantık
bloklarına fiziksel olarak yerleştirilir.
6
Dr. Serkan DERELİ

FPGA gelecek projeksiyonu
7
Dr. Serkan DERELİ

Dünya bölgeler haritası
8

ÖRNEK 3.1.
Girişine gelen 4-bitlik iki sayıdan büyük, küçük
veya eşitlik durumlarını çıkışa aktaran devre
tasarımını yapınız.
9

Örnek 3.1.VHDL kodu
10

Örnek 3.1 Simülasyon
11

ÖRNEK 3.2.
Girişine gelen 4-bitlik iki sayıdan büyük olanı
çıkışa aktaran eşitlik durumunda çıkış bitlerini sıfır
yapan tasarımı yapınız.
12

VHDLTasarım Modelleri
• Veri akış (Data Flow) modeli
• Davranışsal (Behavioral) model
• Yapısal (Structural) Model
13
Dr. Serkan DERELİ

Davranışsal Model
• Tasarlanan devrenin çıkışlarının girişlerine
verdiği tepkiyi modelleyen bir tasarım stilidir.
• Devrenin giriş sinyallerine göre davranışını
modellemektedir.
• Tasarımcı açısından mantık kapıları yönüyle
devrenin nasıl göründüğünden ziyade davranışı
önemlidir.
14

Yapısal Model
• Bu modelde gerçekleştirilen devre bir bütün
olarak düşünüldüğünde alt-tasarımların
(component) bir araya getirdiği bir sistem
olarak ön plana çıkmaktadır.
• Aslında bu sistemi bir araya getiren her bir alt-
tasarım davranışsal olarak gerçekleştirilen
tasarım modellerinden oluşmaktadır.
• Günümüzde yaygın şekilde kullanımı olan bu
model özellikle büyük sistem tasarımlarında
tasarımcıya ziyadesiyle fayda sağlamaktadır.
15

VHDLTasarım Bileşenleri
VHDL
Tasarım
Kütüphana
(Library)
Varlık (Entity)
Mimari
(Architecture)
• Kütüphane (Library)
• Varlık (Entity)
• Mimari (Architecture)
16

Kütüphaneler (Libraries)
• use IEEE.std_logic_1164.all;
std_logic, std_logic_vector türleri ile ilgili fonksiyonları
içerir.
• use IEEE.numeric_std.all;
std_logic_arith kütüphanesinin alternatifidir.
• use IEEE.std_logic_signed.all;
işaretli aritmetik fonksiyonları içerir.
• use IEEE.std_logic_arith.all;
signed, unsigned, integer ve std_logic_vector türleri
için aritmetik, dönüştürme ve karşılaştırma
fonksiyonlarını içerir.
VHDL tasarımda kullanılacak
kodların işlevlerini içeren yapılardır.
17

Varlık (Entity)
entity Uyg41 is
Port (
clk : in std_logic;
rst : in std_logic;
sayi_16b : in std_logic_vector(15 downto 0);
say1_8b : out std_logic_vector(7 downto 0);
say2_8b : out std_logic_vector(7 downto 0)
);
end Uyg41;
Tasarımın giriş değerleri ile çıkış
değerlerinin tanımlandığı
bölümdür.
18

Mimari (Architecture)
1. architecture Behavioral of Uyg41 is
2. – sinyal ve değişken tanımlamaları
3. begin
4. process1(clk,rst);
5. process2(say);
6. process3(esit);
7. …
8. end Behavioral;
• Yapılan bir tasarımın ne iş
yaptığı tam olarak bu bölümde
tanımlanmaktadır.
• Tasarlanan sistemin sıralı veya
paralel bir şekilde çalışacağı da
bu bölümde ortaya çıkmaktadır.
19

ICT (information and
communication
technology)’yi elinde
bulunduran 10 ülke
Kaynak: World Economic Forum
https://www.weforum.org/agenda/2014
/04/top-10-countries-embracing-
information-technology/
20

ÖRNEK 3.3.
Girişine gelen 16-bitlik sayıyı 8-bit ve 8-bit olmak
üzere ikiye bölerek çıkışa aktaran VHDL tasarımı
gerçekleştiriniz.
21

Örnek 3.2.VHDL Kod
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-–varlık tanımlaması
entity Uyg41 is
Port (
clk : in std_logic;
rst : in std_logic;
sayi_16b : in std_logic_vector(15 downto 0);
say1_8b : out std_logic_vector(7 downto 0);
say2_8b : out std_logic_vector(7 downto 0)
);
end Uyg41;
–mimari tanımlaması
architecture Behavioral of Uyg41 is
begin
process(clk, rst)
begin
if (rst = '1') then
say1_8b <= (others => '0');
say2_8b <= (others => '0');
elsif rising_edge(clk) then
say1_8b <= sayi_16b(7 downto 0);
say2_8b <= sayi_16b(15 downto 8);
end if;
end process;
end Behavioral;
22

Örnek 3.1 Simülasyon
23

�ݺ�ߣ

FPGA ve VHDL Ders - 3

More Related Content

FPGA ve VHDL Ders - 3