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インテルFPGAのDeep Learning Acceleration SuiteとマイクロソフトのBrainwaveをHW泣から曳^してみる MS
Catapult v0
Catapult v1
スケ`ル v1
Catapult v2
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Ignite
云桑婢_
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Pretrained DNN モデル
CNTK などで
スケ`ラブルな DNN
ハ`ドウェア マイクロサ`ビス
BrainWave
Soft DPU
Instruction
Decoder & Ctrl
Neural FU
ネットワ`クスイッチ
FPGA
Pretrained DNN モデル を ソフト DPU にコンパイルするための
フレ`ムワ`ク嶄羨のB栽コンパイラとランタイム
倭娼業 DNN 容のためのm魹 ISA
篁朕まぐるしいAI アルゴリズムをサポ`トする悲來と來
BrainWave Soft DPU マイクロア`キテクチャ
互娼業、詰W决バッチに恷m
Intel の FPGA を スケ`ルする HW マイクロサ`ビスに婢_
[マイクロ ' 16]
FPGA 貧でモデルパラメ`タを頼畠に喟A晒するオンチップメモリは、
謹方の FPGA にまたがってスケ`リングすることにより、
寄トなモデルをサポ`ト
FPGA0 FPGA1
Add500
1000-dim ベクトル
1000-dim ベクトル
蛍護
500x500
マトリックス
MatMul500
500x500
マトリックス
MatMul500 MatMul500 MatMul500
500x500
マトリックス
Add500
Add500
Sigmoid500 Sigmoid500
蛍護
Add500
500 500
concat
500 500
500x500
マトリックス
タ`ゲット
コンパイラ
FPGA
タ`ゲット
コンパイラ
CPU-CNTK
フロント
ポ`タブル IR
タ`ゲット
コンパイラ
CPU-カフェ
トランスフォ`ム IRs
グラフスプリッタ と オプティマイザ
婢_パッケ`ジ
Caffe
モデル
FPGA ハ`ドウェア マイクロサ`ビス
CNTK
モデル
Tensorflow
モデル
=
O(N2) data
O(N2) compute
秘薦アクティベ`ション
竃薦念のアクティベ`ション
N ウェイトカ`ネル
O(N3) data
O(N4K2) compute
=
FPGA2xCPU
DRAM で兜豚晒された
モデルパラメ`タ
FPGA2xCPU
DRAM で兜豚晒された
モデルパラメ`タ
バッチサイズ
ハ`ドウェア
旋喘
(%)
FPGA
バッチサイズ
99指朕
棋ちr
g
恷寄
S辛
W决
バッチサイズ
ハ`ドウェア
旋喘
(%)
バッチI尖により HW の聞喘楕が鯢呂垢襪、棋ちrgは紗
バッチサイズ
99指朕
の棋ち
rg
恷寄
S辛
W决
バッチサイズ
ハ`ドウェア
旋喘
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バッチI尖により HW の聞喘楕が鯢呂垢襪、棋ちrgが紗
FPGA2xCPU
2xCPU
Qy
2xCPU
2xCPU
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FPGA MVU カ`ネル
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