際際滷

際際滷Share a Scribd company logo

Konten_4_Flip-Flop_Only.pptx

Download as PPTX, PDF
K
Kang Nabil

Dokumen tersebut membahas tentang flip-flop dan latch digital, termasuk SR latch, D latch, JK flip-flop, dan counter ripple menggunakan JK flip-flop IC 7493. Secara ringkas, dokumen menjelaskan prinsip kerja dan tabel kebenaran dari berbagai jenis flip-flop dan latch digital, serta contoh aplikasi counter ripple menggunakan IC 7493 sebagai pembagi frekuensi masukan.

1 of 6
Download to read offline
Flip-Flop SR-Latch atau R S Q Q S-L Q Q R-L Q Q S-H R-H Enable(Gate)-H Enabled SR-Latch Function S R Q Q Invalid/Race 0 0 * * Set 0 1 1 0 Reset 1 0 0 1 Latch 1 1 Qn Qn True table Q Q S R Timing diagram G S R Q Q 0 x x Q Q 1 0 0 Q Q 1 0 1 0 1 1 1 0 1 0 1 1 1 * * S G R Q Q True table Symbol 1 0 1 0 1 0 1 0 Tidak terdefinisi Latch Latch Tidak terdefinisi Dont care (EGP) invalid/Race S R Q Q Latch Set Reset
True table D G Q Q x x Q Q 0 0 Q Q 0 1 0 1 1 0 1 0 1 1 * * D G Q Q Symbol Q Q S-H R-H Enable(G)-H Enabled SR-Latch True table G S R Q Q 0 x x Q Q 1 0 0 Q Q 1 0 1 0 1 1 1 0 1 0 1 1 1 * * S G R Q Q Symbol Q Q Data (D) -Latch G D Timing diagram Q D G Dont care (EGP) Latch Latch Tidak terdefinisi R-H S-H Latch Latch Set Reset
S R Ck J K Q Q L H X X X 0 1 H L X X X 1 0 H H X X X H* H* L L L L Qn Qn L L H L H L L L L H L H L L H H Toggle J Q Q R K S Ck True table Symbol JK-Flip Flop IC-CD4027 IC-Complementary Metal Oxide Silicon (CMOS) Ck => Gate/Enable Teg kerja 5 sd 15 volt DC Reset Set invalid/Race Toggle suatu kondisi dimana ouput Q hanya dipengaruhi Oleh Ck (clock) nya saja, dengan hasil setiap 2 input Ck menghasilkan 1 output Q. Kondisi ini biasa disebut juga sebagai rangkaian Pembagi 2 40
S R Ck J K Q Q L H X X X 0 1 H L X X X 1 0 L L X X X H* H* H H L L Qo Qo H H H L H L H H L H L H H H H H Toggle J Q Q R K S Ck True table Symbol JK-Flip Flop IC-7476/74H76 IC-Transistor Transistor Logic (TTL) Teg kerja 5 volt DC 74
Ripple Counter with JK-Flip Flop 7493 Input-B 1 2 3 4 5 6 7 J K Ck QA J K Ck QB J K Ck QC J K Ck QD 14 13 12 11 10 9 8 Input-A R0-1 R0-2 NC NC NC NC Vcc Gnd Q1=fin/2 Q8=fin/16 Q2=fin/4 Q3=fin/8 f-input(fin) Q8=fin/16 Q3=fin/8 Q2=fin/4 Q1=fin/2 f-input QA QB QC QD f-in 1 1 2 1 2 3 4 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 1 Timing diagram Circuit diagram Latihan/Pertanyaan, buatlah rangkaian pembagi dg ic-7493 : 1. Pembagi 15 2. Pembagi 14 3. Pembagi 13 4. Pembagi 12 5. Pembagi 11 6. Pembagi 10 f-in/input A Input = clock Pembagi 15 (TTL)
Ripple Counter with JK-Flip Flop 7493 - sebagai pembagi 12 Input-B 1 2 3 4 5 6 7 J K Ck QA J K Ck QB J K Ck QC J K Ck QD 14 13 12 11 10 9 8 Input-A R0-1 R0-2 NC NC NC NC Vcc Gnd Q1=fin/2 Q4=fin/16 Q2=fin/4 Q3=fin/8 f-input(fin) Q8=fin/16 Q3=fin/8 Q2=fin/4 Q1=fin/2 f-input QA QB QC QD f-in 1 1 2 1 2 3 4 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 1 Timing diagram Circuit diagram Latihan/Pertanyaan, buatlah rangkaian pembagi dg ic-7493 : 1. Pembagi 15 2. Pembagi 14 3. Pembagi 13 4. Pembagi 12 5. Pembagi 11 6. Pembagi 10 Perhatikan garis warna merah yang menghubungkan ke R0-1 dan R0-2 Pembagi 12 Pembagi 6 Pembagi 10

More Related Content

Konten_4_Flip-Flop_Only.pptx

  • 1. Flip-Flop SR-Latch atau R S Q Q S-L Q Q R-L Q Q S-H R-H Enable(Gate)-H Enabled SR-Latch Function S R Q Q Invalid/Race 0 0 * * Set 0 1 1 0 Reset 1 0 0 1 Latch 1 1 Qn Qn True table Q Q S R Timing diagram G S R Q Q 0 x x Q Q 1 0 0 Q Q 1 0 1 0 1 1 1 0 1 0 1 1 1 * * S G R Q Q True table Symbol 1 0 1 0 1 0 1 0 Tidak terdefinisi Latch Latch Tidak terdefinisi Dont care (EGP) invalid/Race S R Q Q Latch Set Reset
  • 2. True table D G Q Q x x Q Q 0 0 Q Q 0 1 0 1 1 0 1 0 1 1 * * D G Q Q Symbol Q Q S-H R-H Enable(G)-H Enabled SR-Latch True table G S R Q Q 0 x x Q Q 1 0 0 Q Q 1 0 1 0 1 1 1 0 1 0 1 1 1 * * S G R Q Q Symbol Q Q Data (D) -Latch G D Timing diagram Q D G Dont care (EGP) Latch Latch Tidak terdefinisi R-H S-H Latch Latch Set Reset
  • 3. S R Ck J K Q Q L H X X X 0 1 H L X X X 1 0 H H X X X H* H* L L L L Qn Qn L L H L H L L L L H L H L L H H Toggle J Q Q R K S Ck True table Symbol JK-Flip Flop IC-CD4027 IC-Complementary Metal Oxide Silicon (CMOS) Ck => Gate/Enable Teg kerja 5 sd 15 volt DC Reset Set invalid/Race Toggle suatu kondisi dimana ouput Q hanya dipengaruhi Oleh Ck (clock) nya saja, dengan hasil setiap 2 input Ck menghasilkan 1 output Q. Kondisi ini biasa disebut juga sebagai rangkaian Pembagi 2 40
  • 4. S R Ck J K Q Q L H X X X 0 1 H L X X X 1 0 L L X X X H* H* H H L L Qo Qo H H H L H L H H L H L H H H H H Toggle J Q Q R K S Ck True table Symbol JK-Flip Flop IC-7476/74H76 IC-Transistor Transistor Logic (TTL) Teg kerja 5 volt DC 74
  • 5. Ripple Counter with JK-Flip Flop 7493 Input-B 1 2 3 4 5 6 7 J K Ck QA J K Ck QB J K Ck QC J K Ck QD 14 13 12 11 10 9 8 Input-A R0-1 R0-2 NC NC NC NC Vcc Gnd Q1=fin/2 Q8=fin/16 Q2=fin/4 Q3=fin/8 f-input(fin) Q8=fin/16 Q3=fin/8 Q2=fin/4 Q1=fin/2 f-input QA QB QC QD f-in 1 1 2 1 2 3 4 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 1 Timing diagram Circuit diagram Latihan/Pertanyaan, buatlah rangkaian pembagi dg ic-7493 : 1. Pembagi 15 2. Pembagi 14 3. Pembagi 13 4. Pembagi 12 5. Pembagi 11 6. Pembagi 10 f-in/input A Input = clock Pembagi 15 (TTL)
  • 6. Ripple Counter with JK-Flip Flop 7493 - sebagai pembagi 12 Input-B 1 2 3 4 5 6 7 J K Ck QA J K Ck QB J K Ck QC J K Ck QD 14 13 12 11 10 9 8 Input-A R0-1 R0-2 NC NC NC NC Vcc Gnd Q1=fin/2 Q4=fin/16 Q2=fin/4 Q3=fin/8 f-input(fin) Q8=fin/16 Q3=fin/8 Q2=fin/4 Q1=fin/2 f-input QA QB QC QD f-in 1 1 2 1 2 3 4 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 1 Timing diagram Circuit diagram Latihan/Pertanyaan, buatlah rangkaian pembagi dg ic-7493 : 1. Pembagi 15 2. Pembagi 14 3. Pembagi 13 4. Pembagi 12 5. Pembagi 11 6. Pembagi 10 Perhatikan garis warna merah yang menghubungkan ke R0-1 dan R0-2 Pembagi 12 Pembagi 6 Pembagi 10