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3D-DRESD DRC
- 1. DRC DRESD Reconfiguration Controller
- 2. Sommario ICAP ICAP DRESD OPB HWICAP Problemi e Limiti Soluzione Proposta - DRC Occupazione Area Analisi Temporale Conclusioni e Sviluppi Futuri
- 3. ICAP (Internal Configuration Access Port) Presente sulle FPGA delle famiglie Virtex-II, Virtex-II Pro e Virtex 4 (non solo) Interfacce diverse su Virtex-II e Virtex 4 ma sostanzialmente simili
- 4. ICAP DRESD Controller di riconfigurabilità verso porta ICAP sviluppato all’interno del gruppo D.R.E.S.D. Interfaccia su PLB con funzionamento a 8 bit Nessuna presenza di cache Driver Semplici da usare
- 5. OPB HWICAP Controllo sviluppato da Xilinx Interfacciato su OPB con funzionamento a 32 bit Presenza di una cache fissa che utilizza le BRAM della FPGA Driver non di facile utilizzo
- 6. Problema ICAP DRESD Basso utilizzo delle potenzialità del bus Mancanza di una cache Interfaccia solo su PLB OPB HWICAP La cache utilizzata è su BRAM e la sua dimensione è fissata. Interfaccia solo su OPB Driver non semplicissimi
- 7. Soluzione -> DRC Interfaccia su bus OPB e PLB Funzionamento a 32 bit Cache implementata in vhdl su slices della FPGA Driver di semplice utilizzo Ad oggi il DRC è stato sviluppato solo su Virtex-II Pro e Virtex-II ma l’adattamento a Virtex 4 non presenta particolari problemi
- 8. Occupazione Area DRC S = 110 + 8N S N
- 9. Analisi Prestazioni Temporali (Ideali) Prendendo per vero che Tb > Ti
- 10. Conclusioni e Sviluppi Futuri Il DRC si pone come controllore di riconfigurabilità definitivo ma presenta dei limiti: La premessa sul throughput fatta in precedenza non è rispettata in realtà L’occupazione di area non ha tenuto conto di tutte quelle slices libere ma non utilizzabili in quanto non raggiungibili Tutti i controller presentati sono Slave su Bus Possibile introduzione di un meccanismo DMA con canale diretto verso le memorie dove si trovano i Bitstreams