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Thesis Ardemagni Sangalli 際際滷 It
- 1. Realizzazione di un IP-Core per il trattamento dellimmagine mediante tecniche di hardware software codesign Relatore: Prof. Fabrizio FERRANDI Correlatore: Ing. Marco D. SANTAMBROGIO Tesi di Laurea di: Andrea Ardemagni Matteo Sangalli A.A. 2004/2005
- 2. Sommario Obiettivi Hardware software codesign Trattamento dellimmagine Caratteristiche innovative del formato JPEG2000 Algoritmo di compressione e Trasformazione delle componenti Introduzione alla tecnologia delle FPGA Metodologia di progetto e implementazione dellIP-Core Test e prestazioni Conclusioni e sviluppi futuri
- 3. Realizzazione di un IP-Core per la trasformazione nel piano dei colori di unimmagine mediante tecniche di hardware software codesign; Integrazione dellIP-Core allinterno di unarchitettura a singolo processore; Comparazione delle prestazioni tra il modulo realizzato con progettazione mista ed uno esclusivamente software. Obiettivi
- 4. Hardware Software Codesign Fasi di progettazione: pianificazione validazione implementazione test e verifica
- 5. JPEG2000 - Caratteristiche Innovative Sistema di codifica unico Compressione con perdita di informazione (lossy) e senza perdita (lossless) A bassi bit-rate, qualit visiva dellimmagine JPEG200 migliore rispetto a quella JPEG Concetto di zona di interesse (ROI, Region Of Interest) di unimmagine Resistenza alla propagazione degli errori
- 6. JPEG2000 Algoritmo di compressione Immagine non compressa Bitmap nello spazio colore RGB (Red, Green, Blue) a 24 bit Pre-processing Trasformata Wavelet Quantizzazione Codifica Entropica Immagine compressa Immagine originale Immagine originale Pre-processing Suddivisione dellimmagine in tile Trasformazione delle componenti: Red Green Blue Y Cb Cr Trasformata Wavelet Trasformata Wavelet Discreta (DWT): Applicata ad ogni singolo tile di ogni componente Vero cuore della conversione delle immagini Attarverso filtri passa-alto e passa-basso vengono eliminati i dettagli meno significativi dellimmagine Quantizzazione Discretizzati i risultati delluscita dei filtri della trasformata Wavelet Codifica Entropica Tecnica per ridurre la quantit di memoria, impiegata per rappresentare le informazioni pi湛 significative dellimmagine rimasta Trasformazione delle componenti: RGB YCbCr Caso di studio
- 7. RGB: colore e luminosit fuse insieme in ogni componente compressione: perdita significativa della qualit dellimmagine YCbCr: JPEG2000 Trasformazione Delle Componenti Y luminanza: grado di luminosit in scala di grigi Cb, Cr componenti relative alla crominanza compressione: applicata principalmente alle componenti Cb, Cr senza intaccare la luminosit qualit visiva migliore Cause della trasformazione:
- 8. Virtex-II pro Evaluation Board Porta seriale Connettore JTAG FPGA XC2VP7 Virtex-II pro Alimentazione
- 9. FPGA - Introduzione Blocco di Input/output Blocco logico configurabile Interconnessioni configurabili FPGA (Field Programmable Gate Array)
- 10. Metodologia Di Progetto Acquisizione dellimmagine Bitmap in ingresso Gestione e lettura dei pixel RGB Invio dei pixel RGB allelaboratore Moltiplicazione matriciale dei pixel Lettura dei pixel Finali YCbCr SW HW comunicazione comunicazione
- 11. Implementazione dellIP-Core Bus PLB plb_molt_core IPIF IPIC IP-CORE plb_molt User Logic Bus per la comunicazione tra Il microprocessore e lIP-Core Interfaccia di collegamento con il bus Interfaccia tra lIPIF e la User Logic Operazioni di lettura e scrittura sui registri Elaborazione dei pixel
- 12. Architettura hardware PowerPC Bus PLB Bus OPB IP-Core realizzato Figura tratta da EDK: Embedded Development Kit
- 13. IP-Core: doppio moltiplicatore R G B 1 SW Bus PLB User Logic: scrittura su regsitri 0 t R G B 2 R G B 3 SW Bus PLB User Logic: scrittura su regsitri Plb_molt_core: elaborazione RGB1 e RGB2 R G B4 t1 YCbCr1 SW Bus PLB User Logic: lettura da regsitri YCbCr2 R G B.. SW Bus PLB User Logic: scrittura su regsitri Plb_molt_core: elaborazione RGB3 e RGB4 R G B.. YCbCr3 SW Bus PLB User Logic: lettura da regsitri YCbCr4 t2 t3 t4 t5
- 14. Memory-map e Driver 0x 000 0 31 8 16 24 Red_1 Green_1 Blue_1 0 OFFSET Red_2 Green_2 Blue_2 0 Red_3 Green_3 Blue_3 0 Red_4 Green_4 Blue_4 0 0x 004 0x 008 0x 010 MEMORIA DI APPOGGIO PER LE OPERAZIONI DI SCRITTURA DEI REGISTRI 0x030 INUTILIZZATO 0x040 Y_1-2 Y_3-4 Cb_1-2 Cb_3-4 Cr_1-2 Cr_3-4 0x044 0x048 Memoria dellIP-Core SW: System.c OPERAZIONI DI LETTURA \ SCRITTURA Bus PLB Driver HW: IP-Core plb_molt RGB 1 RGB 2 RGB 3 RGB 4 YCbCr 1 e 2
- 15. Test Effettuati Singolo Moltiplicatore 32 bit (bus OPB) Doppio moltiplicatore 32 bit (bus OPB) Doppio moltiplicatore 32 bit (bus PLB) Doppio moltiplicatore 64 bit (bus PLB) Modulo esclusivamente software Doppio moltiplicatore 64 bit (bus PLB) Modulo esclusivamente software (PLB) Confronto delle prestazioni temporali
- 16. Prestazioni 4393 PLB Doppio moltipl. a 64 bit (Y= 32 bit, Cb e Cr = 16 bit) 7499 PLB Doppio moltipl. a 32 bit (Y, Cb e Cr = 16 bit) 9261 OPB Doppio moltipliplicatore a 32 bit (Y=32 bit, Cb e Cr = 16 bit) 12875 OPB Singolo moltiplicatore (Y,Cb,Cr=32 bit) 5691 PLB Modulo puramente software TEMPO (# cicli) BUS TIPOLOGIA MODULO
- 17. Conclusioni e Sviluppi Futuri Le prestazioni del modulo progettato mediante hardware software codesign sono decisamente migliori di quelle ottenibili utilizzando una gestione puramente software Il collo di bottiglia di questa architettura risultano essere le comunicazioni tra moduli Lavori futuri: realizzazione di un intero convertitore di immagini dal formato Bitmap a JPEG2000 per mezzo di IP-Core sviluppati con progettazione mista.