诱导结合を用いた分布型差动増幅回路の省面积化
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電子情報通信学会ソサイエティ大会講演スライド 2020/9/15, C-12-15 関連論文: http://dx.doi.org/10.1587/transele.2023MMP0006 http://dx.doi.org/10.1109/ISCAS51556.2021.9401302
![先行研究との比較
Tokyo University of Science, Umeda Laboratory 11
同様のプロセスによる先行研究と比較して省面積
Ref.
[1]
J.SSC
2002
[2]
ISSCC
2005
This work (simulated)
Type-A Type-B Type-C
Gain (dB) 5.5 7.8 8.0
Bandwidth (GHz)
0.5-
8.5
25 16.5 11.5 15.0
Core area (???
) 1.8 0.63 0.32 0.18 0.23
Power (mW) 216 54 31
Total gate width (μm) 1600 380 384
Technology (μm) 0.6 0.18 0.18
?
? SiGe BiCMOSプロセスにおいてMOSFETのみを使用](https://image.slidesharecdn.com/2020sicietyslidev4-240211061054-1df52a1b/85/-11-320.jpg)
![[DL輪読会]CNN - based Density Estimation and CrowdCounting A Survey](https://cdn.slidesharecdn.com/ss_thumbnails/dlkobayashi04102-200414033938-thumbnail.jpg?width=560&fit=bounds)
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- 1. 誘導結合を用いた 分布型差動増幅回路の省面積化 電子情報通信学会ソサイエティ大会 Tokyo University of Science, Umeda Laboratory 1 川原啓輔 楳田洋太郎 高野恭弥 2020/9/15 C-12-15
- 2. 概要 ?研究背景 ?従来回路の問題点と提案回路 ?評価方法 ?シミュレーション結果 ?各回路構成の比較 ?まとめ Tokyo University of Science, Umeda Laboratory 2
- 3. 研究背景 ?Siベースの光送受信機 ?電子回路と光回路のワンチップ集積により低コスト化 ?実現にはCMOSプロセスを用いた光通信用回路が必要 ?光通信用回路における要求 ① 広帯域動作 ② 高ダイナミックレンジ Tokyo University of Science, Umeda Laboratory 3 ?→分布型差動増幅回路が好適 分布型構成 差動回路構成
- 4. 従来の分布型差動増幅回路 Tokyo University of Science, Umeda Laboratory 4 ? 多数のインダクタにより専有面積大→コスト増
- 5. 提案する分布型差動増幅回路 Tokyo University of Science, Umeda Laboratory 5 ? 差動対のインダクタを誘導結合 ? インダクタの直径が従来回路と等しければ インダクタ部の専有面積は半分→省面積
- 6. 入出力線路の回路モデル Tokyo University of Science, Umeda Laboratory 6 ?D = 1 + ? ? 1 + 2? ? L：自己インダクタンス M：相互インダクタンス C ：インダクタの基板間容量＋MOSFETの寄生容量 CM：インダクタの線間容量 差動モード インピーダンス ? ≡ ? ? ? ≡ ?M ? とすると ， ? 差動信号に対するインダクタンスが (1 + ?)倍に向上 ? 今回は線間容量をモデル化 できなかったため? = 0として設計 ：
- 7. 評価方法 Tokyo University of Science, Umeda Laboratory 7 ?0.18μmCMOSプロセスを使用 ?比較検討のため以下の３つの回路を設計 ?Type-A：従来回路（インダクタの巻数n=2.5） ?Type-B：提案回路（インダクタの巻数n=2.5） ?Type-C：提案回路（インダクタの巻数n=1.5） ?評価手順 1. A～Cのインダクタをレイアウトし電磁界解析 2. ファウンドリ提供のモデルにより動作点解析 3. MOSFETの実測Sパラメータを用いてSパラ解析 線間容量増加による性能劣化が発生→巻数を減らす
- 8. 設計した回路のレイアウト Tokyo University of Science, Umeda Laboratory 8 ? 各構成のコア部専有面積 ? Type-A：0.32mm2 ? Type-B：0.18mm2 （Type-A比 －44％） ? Type-C：0.23mm2 （Type?A比 －28％）
- 9. 反射係数のシミュレーション結果 Tokyo University of Science, Umeda Laboratory 9 ? 提案回路の入出力整合がやや悪化 ? 線間容量による特性インピーダンスの低下が原因 ? 巻数を減らすことにより改善
- 10. 差動利得のシミュレーション結果 Tokyo University of Science, Umeda Laboratory 10 ? 従来回路（Type-A）の帯域は16.5GHz ? 誘導結合を用いた場合（Type-B）11.5GHzまで減少 ? 巻数を減少させた場合（Type-C）15GHzまで改善 →線間容量を考慮した設計が必要
- 11. 先行研究との比較 Tokyo University of Science, Umeda Laboratory 11 同様のプロセスによる先行研究と比較して省面積 Ref. [1] J.SSC 2002 [2] ISSCC 2005 This work (simulated) Type-A Type-B Type-C Gain (dB) 5.5 7.8 8.0 Bandwidth (GHz) 0.5- 8.5 25 16.5 11.5 15.0 Core area (??? ) 1.8 0.63 0.32 0.18 0.23 Power (mW) 216 54 31 Total gate width (μm) 1600 380 384 Technology (μm) 0.6 0.18 0.18 ? ? SiGe BiCMOSプロセスにおいてMOSFETのみを使用
- 12. まとめ Tokyo University of Science, Umeda Laboratory 12 今後の課題 ? 設計した回路の実測評価 目的 ? 分布型差動増幅回路の省面積化 結果 ? 誘導結合を用いた構成を提案 ? ポストレイアウトシミュレーションにより評価 ?誘導結合により専有面積を低減 ?設計時に線間容量を無視したため帯域と整合が劣化 ? 線間容量を考慮した設計