Keynote for my Master Thesis. This work consists in the development of a tool, named Ocelot, which implements different approach for automatic test case generation, using search-based techniques. Ocelot is able to instrument and automatically generate high quality test suites both in terms of coverage and size, for programs written in C language.
Progetto e Sviluppo di un Sistema per il Gioco degli Scacchi TridimensionaliMarco Bresciani
油
Questa Tesi di Laurea presenta le modalit con cui ho progettato e realizzato un'applicazione dotata di intelligenza artificiale in grado di giocare al gioco degli Scacchi Tridimensionali, gioco noto dai telefilm e film di Star Trek (Cfr. [Star Trek]). Le regole cui ho fatto riferimento sono le Federation Standard Rules 5.0 di A. R. Bartmess (Cfr. [Bartmess, 1977], [Bartmess, 2003]).
Partendo da tali regole, ho codificato la notazione algebrica di scrittura delle mosse con una grammatica Extended Bakus-Naur Form (EBNF) e, successivamente, ho ideato un indice di classificazione (che ho chiamato Elo3D) per dare una valutazione al comportamento dei giocatori durante le partite.
La prima parte sviluppata 竪 un'infrastruttura di rete, basata su Remote Method Invocation (RMI), che trasforma l'impalcatura client-server di questa componente del linguaggio Java in una struttura di comunicazione "quasi" punto-punto. Questa consente il gioco sia in locale sia in remoto, in modo assolutamente trasparente per l'utente, fatta salva la conoscenza delleventuale indirizzo di rete remoto.
Per l'impostazione di lavoro che ho scelto, l'applicazione fa uso di dati e formati aperti, con un'alta modularit e consentendo una facile espandibilit delle componenti esistenti. A questo scopo ho infatti sviluppato due linguaggi eXtensible Markup Language (XML) per definire i messaggi che le varie componenti l'applicazione si sarebbero scambiati tra loro e per definire una modalit di memorizzazione dello stato di una partita e i dati di un giocatore.
In quest'applicazione ho messo a disposizione diversi algoritmi di Intelligenza Artificiale (IA), tra i quali (e con i quali) ho eseguito numerose partite e confronti per valutarne le prestazioni. Ho sviluppato un'applicazione in grado di utilizzare anche molteplici insiemi di regole di gioco, facilmente selezionabili dall'utente senza alcuna necessit di configurazione o pre-impostazione.
Design Exploration: Sviluppo telaio per vettura formula saeMarco Basilici
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La relazione approfondir maggiormente gli aspetti teorici legati al Design Exploration effettuata sulla piattaforma di Ansys Workbench, dopo aver fatto un preambolo sullo sviluppo del prodotto.
RInnova a Smart City Exhibition - workshop Smart Park: un caso di studio di sistemi di gestione intelligente dellenergia per aree territoriali limitate - intervento di Pozzi Matteo, OPTIT srl
Keynote for my Master Thesis. This work consists in the development of a tool, named Ocelot, which implements different approach for automatic test case generation, using search-based techniques. Ocelot is able to instrument and automatically generate high quality test suites both in terms of coverage and size, for programs written in C language.
Progetto e Sviluppo di un Sistema per il Gioco degli Scacchi TridimensionaliMarco Bresciani
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Questa Tesi di Laurea presenta le modalit con cui ho progettato e realizzato un'applicazione dotata di intelligenza artificiale in grado di giocare al gioco degli Scacchi Tridimensionali, gioco noto dai telefilm e film di Star Trek (Cfr. [Star Trek]). Le regole cui ho fatto riferimento sono le Federation Standard Rules 5.0 di A. R. Bartmess (Cfr. [Bartmess, 1977], [Bartmess, 2003]).
Partendo da tali regole, ho codificato la notazione algebrica di scrittura delle mosse con una grammatica Extended Bakus-Naur Form (EBNF) e, successivamente, ho ideato un indice di classificazione (che ho chiamato Elo3D) per dare una valutazione al comportamento dei giocatori durante le partite.
La prima parte sviluppata 竪 un'infrastruttura di rete, basata su Remote Method Invocation (RMI), che trasforma l'impalcatura client-server di questa componente del linguaggio Java in una struttura di comunicazione "quasi" punto-punto. Questa consente il gioco sia in locale sia in remoto, in modo assolutamente trasparente per l'utente, fatta salva la conoscenza delleventuale indirizzo di rete remoto.
Per l'impostazione di lavoro che ho scelto, l'applicazione fa uso di dati e formati aperti, con un'alta modularit e consentendo una facile espandibilit delle componenti esistenti. A questo scopo ho infatti sviluppato due linguaggi eXtensible Markup Language (XML) per definire i messaggi che le varie componenti l'applicazione si sarebbero scambiati tra loro e per definire una modalit di memorizzazione dello stato di una partita e i dati di un giocatore.
In quest'applicazione ho messo a disposizione diversi algoritmi di Intelligenza Artificiale (IA), tra i quali (e con i quali) ho eseguito numerose partite e confronti per valutarne le prestazioni. Ho sviluppato un'applicazione in grado di utilizzare anche molteplici insiemi di regole di gioco, facilmente selezionabili dall'utente senza alcuna necessit di configurazione o pre-impostazione.
Design Exploration: Sviluppo telaio per vettura formula saeMarco Basilici
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La relazione approfondir maggiormente gli aspetti teorici legati al Design Exploration effettuata sulla piattaforma di Ansys Workbench, dopo aver fatto un preambolo sullo sviluppo del prodotto.
RInnova a Smart City Exhibition - workshop Smart Park: un caso di studio di sistemi di gestione intelligente dellenergia per aree territoriali limitate - intervento di Pozzi Matteo, OPTIT srl
Bpr group - Case history: database tempi standard e preventivatoreBPR Group
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Il caso ricostruisce il percorso sviluppato in unazienda manifatturiera, a partire dalle criticit iniziali e dagli obiettivi, per arrivare a identificare un approccio di creazione dello strumento di preventivazione, con i conseguenti benefici in termini di costo del prodotto, analisi delle performance, preventivazione e pianificazione.
2014 11-21 presentazione breton agile at work - trentoClaudio Saurin
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Applicazione delle metodologie Lean ed Agile lo sviluppo di prodotti hardware nel settore dellindustria delledilizia. Impiego del Canvas di progetto e delle Epic Story e User Story per la scomposizione del progetto e la definizione delle priorit in alternativa alla classica WBS. La gestione visuale del progetto con il Kanban delle User Story e lintegrazione con la metodologia Waterfall e Lean. Il livellamento del carico di lavoro a capa-cit finita e la gestione multi progetto visuale integrando Scrum e Visible Planning.
la seconda parte della presentazione 竪 relativa alla applicazione di queste metodologie al settore edile. Si tratta di un progetto operativo sviluppato con l'architetto Daniela Rinaldi di verona
Dispense del corso IN530 "Sistemi per l'elaborazione delle informazioni" presso il Corso di Laurea in Matematica dell'Universit degli Studi Roma Tre.
[http://www.mat.uniroma3.it/users/liverani/IN530/]
Stefano Bragaglia MSc Thesis, awarded as Best Italian thesis in AI 2009/2010Stefano Bragaglia
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My MSc Thesis (only in Italian) introduces Logic Programs with Annotated Disjunction (LPADs) a Prolog's probabilistic extension, and my work on CPLINT (https://sites.google.com/a/unife.it/ml/cplint) to reason on them. My goal was to implement and test several approximated algorithms to balance speed and accuracy when solving probabilistic problems. It was awarded by the Italian Association for Artificial Intelligence (AIxIA) as the best Italian thesis in Artificial Intelligence of 2009/2010.
TRS one of the testimonials at the Emerasoft Day - 23 May 2012.
Polarion has been chosen as the ALM tool in TRS (www.trs.it) with different modules integrated:
SCRUM, waterfall lifecycle, earned value analisys, integrated planning
1. The document discusses Diopsis940, a microcontroller product from Atmel that features an ARM9 processor and floating point DSP for consumer applications.
2. It provides details on target applications including hands-free phones, high-end car audio, and sound processors. The microcontroller supports complex audio processing algorithms.
3. hArtes, an Atmel division, aims to reduce application development time through tools that streamline the process from conceptual design to implementation using their microcontroller products.
The document proposes a coarse-grain reconfigurable array (CGRA) for accelerating digital signal processing. The CGRA aims to provide an intermediate tradeoff between flexibility and performance compared to FPGAs and ASICs. It consists of an array of processing elements and distributed memory interconnected via programmable switches. Evaluation shows the CGRA achieves 4.8-8X speedup, 24-58% improved energy efficiency, and up to 40% reduced area compared to a Xilinx Virtex-4 FPGA for applications like color space conversion, FIR filtering, and DCT.
This document discusses Altera's FPGA strategy for reconfigurable hardware in industry applications. It defines reconfigurable hardware as an architecture that does not require on-the-fly timing analysis because product qualification is extensively done through temperature and cycle testing without hardware architecture changes. It then shows how programmable solutions have evolved from single CPU and DSP cores to multi-core processors and coarse-grained arrays with FPGAs moving to fine-grained, massively parallel arrays with embedded hard IP blocks. Future trends include challenges of scaling CPUs due to physical limits and the benefits of parallelism through hardware reconfiguration.
The document describes processes in VHDL. It defines a process as a concurrent statement that contains sequential logic. Processes run in parallel and can be conditioned by a sensitivity list or wait statement. Local variables retain their values between executions. It provides an example of a process with a sensitivity list and one with a wait statement. It also summarizes the general structure of a VHDL program and describes different types of process control including if-then-else, case statements, and decoders. Additional topics covered include flip-flops, counters, and finite state machines.
The document discusses requirements for enabling self-adaptivity at both the software and hardware levels. It proposes a layered model with controllers at the application, run-time environment, and hardware levels. A component-based approach is suggested to allow adaptations such as replacing or modifying components. Simulation results demonstrate how controllers at each level can coordinate to meet goals like high throughput while minimizing power usage. Reconfigurable computing platforms need to allow hardware components to be instantiated and interconnected to enable self-adaptation across software and hardware.
The document summarizes research on task scheduling techniques for dynamically reconfigurable systems. It presents (1) an integer linear programming model to formally define the scheduling problem, (2) the Napoleon heuristic scheduler to solve the problem in reasonable time based on the ILP model, and (3) experimental results validating that Napoleon obtains an average 18.6% better schedule length than other algorithms. Future work is outlined to integrate Napoleon into a general design framework and scheduling-aware partitioning flow.
The document summarizes key topics in reconfigurable computing, including motivations for reconfigurable systems, types of flexibility they provide, and challenges in reconfiguration. It discusses design flows to reduce complexity, maximizing reuse of reconfigurable modules to reduce latency, hiding reconfiguration times, and using relocation to further optimize schedules. Areas of reconfiguration and possible implementation scenarios involving relocation are illustrated.
The document discusses an approach for identifying cores for reconfigurable systems driven by specification self-similarity. It involves partitioning a specification graph into subsets of operations that can be mapped to reusable configurable modules. The approach identifies recurrent subgraphs in the specification that are good candidates for these cores. It works in two phases: first identifying isomorphic subgraph templates, and then selecting templates for implementation as reconfigurable modules based on metrics like largest size, most frequent usage, or minimizing communication. Experimental results on encryption benchmarks show the approach can cover a large portion of the specification with a small set of identified templates.
This document summarizes techniques for core allocation and relocation management in self-dynamically reconfigurable architectures. It introduces basic concepts like cores, IP cores, and reconfigurable regions. It then describes proposed 1D and 2D relocation solutions like BiRF and BiRF Square that allow runtime relocation with low overhead. A core allocation manager is introduced to choose core placements optimizing criteria like rejection rate and completion time with low management costs. Evaluation shows the techniques improve metrics like rejection rate and routing costs compared to other approaches.
The document discusses an hardware application platform developed for the hArtes project. It provides heterogeneous computing resources like DSPs, CPUs and FPGAs. Demonstrator applications focus on advanced audio processing for car infotainment and teleconferencing. The platform supports these applications by integrating different components, scaling computational power, and accommodating future additions. It also provides adequate I/O channels for audio signal processing.
The document describes the Janus system, an FPGA-based approach for simulating spin glass systems using Monte Carlo algorithms. The key aspects are:
1) Spin glass systems are computationally challenging to simulate due to the huge number of possible configurations.
2) The Janus system uses FPGAs to implement a large number of parallel update engines that can flip spins and accept/reject changes according to a Metropolis algorithm.
3) Each FPGA processor grid contains 4x4 processors that can communicate with neighbors. This allows simulations to be massively parallelized across the FPGA network.
The document outlines the agenda for the Reconfigurable Computing Italian Meeting held on December 19, 2008 at Politecnico di Milano in Milan, Italy. The agenda included four sessions on trends in reconfigurable computing, the hArtes European project, applicative scenarios, and the High Level Reconfiguration project. Each session included 3-4 presentations on technical topics within the session theme, such as FPGA strategies, multi-core signal processing, evolvable hardware, and runtime core relocation management. The meeting concluded with wishes for a merry Christmas and a happy new year.
This document provides an overview of architectural description languages (ADLs). It discusses that ADLs capture the structure and behavior of processor architectures to enable high-level modeling, analysis, and automatic prototype generation. ADLs can be classified as structural, behavioral, or mixed. Structural ADLs focus on low-level hardware details while behavioral ADLs model instruction sets for compiler generation. The document outlines different ADL types and their applications.
1. Salomone - Allocazione e Scheduling per la progettazione di sistemi embedded riconfigurabili - Tesi di Laurea di: Maggioni Marco Matr.653729 zactarus@libero.it 27 Luglio, 2006 Milano Relatore : Prof. Fabrizio Ferrandi Correlatore : Ing. Marco Domenico Santambrogio
2. Outline Obiettivi Riconfigurazione dinamica Allocazione e Ordinamento Progettazione di sistemi riconfigurabili Salomone Flusso di lavoro Flusso di analisi per specifiche reali Benchmarks Specifica Jpeg Conclusioni Sviluppi futuri
3. Obiettivi Sviluppo di uno strumento, Salomone, per la risoluzione dei problemi di allocazione (placement) e ordinamento (scheduling) inerenti allesecuzione di un sistema dinamicamente riconfigurabile. Creazione di un flusso automatico di lavoro per fornire in ingresso a tale strumento specifiche di sistema reali. Obiettivi Ric. Dinamica -Allocazione e Ordinamento ProgettazioneSistemi Ric. Salomone -Flusso di Lavoro Flusso di analisi Benchmarks -Jpeg Conclusioni Sviluppi
4. Allocazione e Ordinamento Problemi dellesecuzione riconfigurabile Le configurazioni saranno eseguite su quale parte dellarea...? con quale ordine? Allocazione Ordinamento Obiettivi Ric. Dinamica - Allocazione e Ordinamento ProgettazioneSistemi Ric. Salomone -Flusso di Lavoro Flusso di analisi Benchmarks -Jpeg Conclusioni Sviluppi
5. Progettazione di sistemi riconfigurabili Metodologia dalla specifica al sistema implementato su logica riconfigurabile Specifica Riconfigurazione Dinamica Obiettivi Ric. Dinamica -Allocazione e Ordinamento ProgettazioneSistemi Ric. Salomone -Flusso di Lavoro Flusso di analisi Benchmarks -Jpeg Conclusioni Sviluppi Struttura Tree Grafo Partizionamento Analisi Allocazione Ordinamento Salomone Validazione Simulazione Descrizione Moduli Sintesi Sintesi
6. Salomone Unapplicazione che si occupa di adattare il sistema allarchitettura riconfigurabile Allocazione Ordinamento Obiettivi Ric. Dinamica -Allocazione e Ordinamento ProgettazioneSistemi Ric. Salomone -Flusso di Lavoro Flusso di analisi Benchmarks -Jpeg Conclusioni Sviluppi
7. Flusso di lavoro di Salomone Metodologia dal grafo delle partizioni alle SCoNo ( S ame Co lored No de) Obiettivi Ric. Dinamica -Allocazione e Ordinamento ProgettazioneSistemi Ric. Salomone - Flusso di Lavoro Flusso di analisi Benchmarks -Jpeg Conclusioni Sviluppi Calcolo Mobilit Grafo dei Conflitti Merge Grafi TDG+CG =TCG Analisi Colorazione Grafo Allocazione Ordinamento Ordinamento
8. Flusso di analisi per specifiche reali Flusso di lavoro per la produzione di grafi partizionati delle specifiche di sistema Obiettivi Ric. Dinamica -Allocazione e Ordinamento ProgettazioneSistemi Ric. Salomone -Flusso di Lavoro Flusso di analisi Benchmarks -Jpeg Conclusioni Sviluppi C/C++/SystemC Partizionatore BB / Ricorrenze Compilatore GCC PandA
9. Benchmarks Specifica di sistema compressione JPEG con diversi tipi di partizionamento 1 1 1 3 2 2 Obiettivi Ric. Dinamica -Allocazione e Ordinamento ProgettazioneSistemi Ric. Salomone -Flusso di Lavoro Flusso di analisi Benchmarks - Jpeg Conclusioni Sviluppi Orientato alle Ricorrenze 3 3 5 5 4 5 Basic Blocks 0 1 2 3 4 5 0 0 3 14 8 12 3 3 8 8 12 12 0 1 2 3 4 5 4 0 5 1 2 3
10. Conclusioni Salomone permette di adattare lesecuzione di un sistema alla riconfigurazione dinamica Limplementazione del flusso di lavoro per il test di Salomone su specifiche reali fornisce indizi positivi sulla realizzabili t del flusso di progettazione Obiettivi Ric. Dinamica -Allocazione e Ordinamento ProgettazioneSistemi Ric. Salomone -Flusso di Lavoro Flusso di analisi Benchmarks -Jpeg Conclusioni Sviluppi
11. Sviluppi Futuri Inserimento di valutazioni sulloccupazione darea Valutazione limiti FPGA Allocazioni precise Latenze Tempi di riconfigurazione Sfruttamento del concetto di ricorrenza Obiettivi Ric. Dinamica -Allocazione e Ordinamento ProgettazioneSistemi Ric. Salomone -Flusso di Lavoro Flusso di analisi Benchmarks -Jpeg Conclusioni Sviluppi