SDSoC解体新書2016.2版ソフトウェア編 (チラ見) : Inside SDSoC v2016.2 (Software short edtion)Mr. Vengineer
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XilinxのSDSoCが生成するソフトウェアの調査結果をまとめたものです。
2016.09.09 : 新規登録しました。
2016.09.10 : SDSoCが生成するSDカード内のファイルの部分を追記しました。
It summarizes the investigation result of software generated by Xilinx's SDSoC v2016.2.
2016.09.09: I newly registered.
2016.09.10: The file part in the SD card generated by SDSoC was added.
This document summarizes Intel Nervana Graph, a graph compiler developed by Nervana Systems and now maintained by Intel. It discusses how Nervana Graph can import models from frameworks like Caffe, TensorFlow, MXNet and convert them to an intermediate graph representation. It then describes how different transformers can convert the graph to executable code for CPUs or GPUs. The document provides code examples for using Nervana Graph with Caffe and TensorFlow models and discusses the implementation of the graph transformations and compiler passes.
文献紹介:SegFormer: Simple and Efficient Design for Semantic Segmentation with Tr...Toru Tamaki
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Enze Xie, Wenhai Wang, Zhiding Yu, Anima Anandkumar, Jose M. Alvarez, Ping Luo, SegFormer: Simple and Efficient Design for Semantic Segmentation with Transformers, Advances in Neural Information Processing Systems 34 (NeurIPS 2021)
https://proceedings.neurips.cc/paper/2021/hash/64f1f27bf1b4ec22924fd0acb550c235-Abstract.html
https://arxiv.org/abs/2105.15203
gcp ja night #31 での発表資料です。
http://gcpja.connpass.com/event/23874/
[補足記事]
http://qiita.com/na_ga/items/d89b320ba098a0941043
http://qiita.com/na_ga/items/7c3cc3f52dd4068fd319
Windows Server 2016 で作るシンプルなハイパーコンバージドインフラ (Microsoft TechSummit 2016)Takamasa Maejima
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2016年11月に開催された Microsoft TechSummit 2016 での、Windows Server 2016 ストレージ機能 (SDS) を活用したハイパーコンバージドインフラ (HCI) に関するセッションスライドです。
[イベント名] Microsoft TechSummit 2016
[開催日] 2016年11月1日
[セッションID] CDP-002
[セッションタイトル] Windows Server 2016 で作るシンプルなハイパーコンバージドインフラ
6. OpenCLコンパイル手法
Guaranteed タイミングフロー
6
kernel.cl
AOC
Synthesis / P&R / STA on the
OpencL Kernels ONLY
Reconfig kernel PLL
DONE!
Post-fit QXP partition (PCIe,
UniPHY, DMA, …)Boardspec.xml
Re-run STA with the new
PLL value
Meet
Timin
g
No
Yes
タイミングがメットしたら
PLL の値を ROM に保持
7. Altera SDK for OpenCL
OpenCL カーネル?プログラム開発フロー
7
OpenCL カーネル?プログラムの作成
○ PC 上での検証
?x86 エミュレータ
?オプティマイゼーションレポート
?Visualizer
( コンパイル時間 : sec ~ min )
○ 実機検証
?プロファイラ GUI
( コンパイル時間 : hours )
要求性能を
満たせていない場合
DONE!
?基本デバッグ(文法/機能)
?パイプラインのストール多
?消費リソース多