笔厂辫颈肠别を活用したハーフブリッジ回路シミュレーションの事例
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笔厂辫颈肠别を活用したハーフブリッジ回路シミュレーションの事例
- 1. ハーフブリッジ回路シミュレーションの事例 (1)フィードバック無しのシミュレーション事例 (2)フィードバック有りのシミュレーション事例 PSpice 2015年8月5日 ビー?テクノロジー http://www.beetech.info/ 1Copyright (C) Bee Technologies 2015
- 2. V1 400Vdc U2 U1 D1 L1 10nH 1 2 R1 10m SNUBBER_1 SNUBBER V+ COM V- R9 4.8 C1 20u L2 400uH 1 2 R5 10m 0 0 R14 10m R6 10m R18 4.7 R19 10k S V3 Implementation = V_sig1 S V2 Implementation = V_sig R16 4.7 R17 10k C6 20u R7 10m R2 100k R13 100k C5 1000u TX1 COUPLING = 0.9999 L1_VALUE = 4000uH L2_VALUE = 400uH D2 D3 R10 1m R15 1meg D4 R8 100k R3 1k R11 1k R4 1k R12 1k C2 1n C7 1n C4 100p C3 1n C8 1n C9 10u 0 Vo GND (1)フィードバック無しのシミュレーション事例 2Copyright (C) Bee Technologies 2015
- 3. (1)フィードバック無しのシミュレーション事例 3Copyright (C) Bee Technologies 2015
- 4. Vo V1 400Vdc 0 C1 20u C6 20u R5 10m R14 10m L1 10nH 1 2 R7 10m R2 100k R13 100k C5 1000u SNUBBER_1 SNUBBER V+ COM V- TX1 COUPLING = 0.9999 L1_VALUE = 4000uH L2_VALUE = 400uH 0 R6 10m D2 D3 U2 R10 1m R15 1meg L2 400uH 1 2 D4 R8 100k U1DRIVE_1 DRIVE Gate Source SIG D1 R3 1k R11 1k R9 4.8 R4 1k R12 1k C2 1n C7 1n C4 100p C3 1n C8 1n Q1 Q2 Q1 C9 10u 0 Q2 DRIVE_2 DRIVE Gate Source SIG R1 10m PULSE_GEN_1 Q1 Q2 Vin+ Vin-GND GND Vo (2)フィードバック有りのシミュレーション事例 4Copyright (C) Bee Technologies 2015
- 5. Timer Timer Timer V3 1VdcD4 U4 RSFF SE 1 CLK 2 RE 3 Q 4 Q 5 E2 1.5/48*(V(%IN+,%IN-)) EVALUE OUT+ OUT- IN+ IN- limit(( V(%IN1) -V(%IN2) ) * 1e9,0,15) 1 3 2 LIMIT((V(%IN1)-V(%IN2))*1e9 ,0,5) 1 3 2 C2 1u Vin+ V(%IN) R2 1000 Q2 V6 0.8Vdc R1 1k OSCILLATOR Dead Time Detecting Output Voltage Error Amplifier Comparator AMP INV NON_INV OUT 0 Soft Start 0 Timer Dead Time Drive Drive R12 1u 0 Dbreak D2 limit(( -V(%IN1) +V(%IN2) ) * 1e9,0,5) 1 3 2 0 U2 DFF CLK 2 D 1 Q 3 Q 4 R5 1k 0 D3 V2 1Vdc C3 2u IC = 5 0 0 limit(( V(%IN1) -V(%IN2) ) * 1e9,0,5) 1 3 2 V1 3Vdc 0 0 0 0 R7 1k U1 AND4 5 1 2 3 4 U3 AND4 5 1 2 3 4 R8 3k R15 1k 0 R9 1k 0 Q1 Dbreak D5 0 0 0 VREF1 1.5Vdc I1 0.1mAdc 0 C1 100p C5 100p U5 BUF 1 2 0 + - + - S1 S VON = 0.5V VOFF = 0.1V 0 limit(( V(%IN1) -V(%IN2) ) * 1e9,0,15) 1 3 2 0 R14 1k 0 V5 3Vdc Vin- R4 3k R13 1k 0 C7 1n IC = 0 R11 1k 0 I3 1mAdc HI E3 LIMIT((V(%IN+)-V(%IN-))*1e9,0,5) EVALUE OUT+ OUT- IN+ IN- 0 R10 1k0 0 d1 D1 C6 1n IC = 0 I2 100mAdc R6 10k limit((V(%IN1) -V(%IN2) ) * 1e9,0,5) 1 3 2 V7 2.8Vdc 0 0 C4 100p R3 1meg E1 LIMIT((V(%IN+)-V(%IN-))*1e9,0,5) EVALUE OUT+ OUT- IN+ IN- V42.2Vdc d1 D6 0 (2)フィードバック有りのシミュレーション事例 パルス生成部の等価回路図 5Copyright (C) Bee Technologies 2015
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